Taiwan Semiconductor Manufacturing Co. dokončila hrubou stavbu své továrny, v níž se začnou vyrábět čipy pomocí 3nm technologie. Tu jsme kdysi vnímali jako součást velice nejisté budoucnosti, ovšem ta už je téměř zde.
Diskuze k článku: TSMC dokončilo hrubou stavbu své 3nm továrny, výroba začne v roce 2022
27.11.2020, Jan Vítek, aktualita
Me by zajimalo jestli se da kombinovat, nemyslim ted nm, ale typy tranzistoru. Vime ze na cipech jsou ruzny casti - logika, sram, analog ... tak jestli jde pouzit u ruznych casti zaroven ruzne typy tranzistoru, protoze co je dobry pro jeden, nemusi byt idealni pro druhy, napr. sram co nejrychlejsi prepinani, analog prozmenu lowpower atp ...
Odpovědět0 0
Nejdou kombinovat GAA s Trigate, protoze to bude mit jiny pocet vrstev, jine poradi nanaseni materialu. Ale planar s Trigate by mel jit kombinovat - vlastne je to jen o tom, kolik hradel gate bude tranzistor mit. Viz
https://en.wikipedia.org/wiki/Multigate_device
DRAM lze kombinovat s logikou spatne. Ani to neni vyhodne, protoze pameti DRAM potrebuji proste spoustu bunek vedle sebe, tudiz to nema moc vstev na vysku - neni tam tolik krizeni. Proto prvni eDRAM od Intelu byla separatne vedle cipu (pamatujete na 128MB eDRAM?)
Logika naproti tomu ma spoustu krizeni, je potreba dostat ty draty na spousty mist, tak to potrebuje treba 13 metalickych vrstev.
Co se tyce kombinovani ruznych variant tranzistoru v ramci jednoho procesu, tak co ja vim, tak lze na jeden cip umistovat ruzne varianty tranzistoru, lisici se poctem hradel gate (viz ten multigate odkaz), ruznych sirek (pak to dava trosku jine rychlosti spinani a vystupni proudy vcetne leakage) a pak je mozne menit pocet hradel (panar - 1, tri-gate 3) pripadne sprahovat CMOS tranzistory paralelne - treba pro vystupni budice PCIe linek.
Kazdy vyrobni proces ma nejak odladene knihovny takto vyrobitelnych tranzistoru, vcetne velkych bloku jako cache. Kdyz navrhar chce navrhnou nejaky cip, tak si vezme tuhle knihovnu a pak si vlastne do sveho designu prikompiluje tyhle predpisy. U multigate tranzistoru tim rovnou muze ziskat logickou funkci (OR nebo AND, podle toho jestli je to N nebo P FET) cimz setri pocet tranzistoru. Pri buzeni vice vstupu dalsich logickych prvku (fanout) je typicky pocet ktere jeden tranzistor utahne 4 - zase se da zmenou jednotliveho tranzistoru zmenit jeho sila a tim pocet navazujicich vstupu, nebo sprahnout dva tranzistory paralelne (fanout az do 8 dalsich vstupu).
Pouzivani techto dvou metod zkracuje kritickou delku v blocich, ktera omezuje maximalni frekvenci. Treba BOOM procesor v2 (RISC-V) mel problem s tim, ze tam byl velky fanout, cili jeden tranzistor tahnul treba 6 dalsich vstupu, cimz to museli rozlozit na vice kaskad tranzistoru za sebe a tim se prodlouzilo zpozdeni, cili to jelo na nizke frekvenci.
To jak velky pocet - fanout - vstupu bude muset tranzistor tahnout je dane jiz v designu, kdyz design spoleha na to, ze se signal rozsiri v cipu na vice mist, treba ve siroke pipeline, tak to pak zpomaluje rychlost. Chytry desing prave vyuziva varianty tranzistoru k tomu, aby usetril vykon tam, kde neni potreba velka rychlost spinani (protoze tranzistor tahne jeden az dva vstupy za sebou), setri pocet tranzistoru tim ze pouziva multigate tarnzistory a silove tranzistory na vystupy dela bud nejakou vetsi strukturou, nebo paralelnim spojenim mensich tranzistoru (to funguje IMHO skoro vzdy).
Nejsem si jist, jestli jde kombinovat vetsi a mensi tranzistory v jedne "radce" - viz layout cipu, kde tranzistory jsou v takovych radkach a ty maji urcite rozestupy. Ale asi to pujde kdyz vetsina bude trigate, tak proc by se tam nevesel nejaky planar mezi ne.
Cely navrh je nutne poskladat z knihoven vyrobce, protoze si nemuzete vymyslet nejake sikme propoje, pootocene tranzistory apod. Bylo by to nevyrobitelne. Dale pocet navrhovych pravidel je u 2Xnm procesu asi 1500, k mensim velikostem dramaticky narusta (7nm proces jich bude mit tak 10000). Jsou to proste pravidla pro rozvod hodin, odstupy tranzistoru, tloustky dratu, jejich zatizitelnost, preslechy, lokalni odvody tepla, kapacity apod. Cili cena navrhu je pak dvojnasobek ceny vyroby v milionove serie. Priklad - cip do moderniho telefonu bude stat na navrzeni 100-300 milionu dolaru. Oproti tomu splacani Raspberry Pi 4 na 28nm mohlo stat bratru miliony liber/dolaru. To jen tak orientacne, samozrejme cena navrhu novych bloku je dramaticky vyssi nez vzit nejakou knihovnu s procesorem, naplacat k tomu pres AXI sbernice periferie a syntetizovat to do nejakeho starsiho procesu.
Jen jako perlicka, nova revize Raspberry Pi 4 (revize cipu C0) ktera je pouzita v Compute Module 4 a Raspberry Pi 400 se lisi od predchozi B revize tim, ze ma jemnejsi rizeni hodin - aby to tolik nezralo pri zachovani 28nm procesu, tak proste nektere casti cipu jsou hradlovane. No a projevuje se to treba na vykonu NEON SIMD, kde na stejne frekvenci ma tento novy cip C0 mirne nizsi vykon. Viz testy v MagPi magazinu cislo 100, porovnejte vykon Raspberry Pi 4 a Compute module, oboje na 1.5GHz.
To je proste dalsi technika ktera se kmbinuje pri navrhu cipu - vypinani casti cipu. Hodiny bezici na 100% totiz dokazi sezrat 1/3 prikonu cipu, jako to bylo u Alpha 21264 jestli si dobre pamatuju.
U analogu je to tak, ze tam staci velmi stare procesy, treba i 180nm pokud jde o jednoduche funkce. Jemnejsim procesem se ziska jen rychlejsi rychlost spinani, nizsi spotreba ale treba pro vykonove veci je lepsi jeden tranzistor nez hafo malych - lepe se to chladi, mozna je to i odolnejsi proti zkratu pres par atomu atd.
Analog vs digital - intel kdyz zacal delat svoje WiFi cipy, tak si spocital, ze nez delat analog cast analogove - tedy mixer, filtry apod. tak je lepsi, aby to cele zdigitalizoval co nejdriv to jde a pak to prohnal digitalnimi FIR filtry - ze to vyjde na plochu vyhodneji. Dnes to tak delaji vsichni v baseband modemech, muzete si koupit i SDR radio coz je prave tato cast radia a modulovat si do toho co chcete. Viz RTL-SDR, LimeSDR, v zasade vsechno co ma v nazvu SDR bude tohle umet.
Tak jsem se zase rozepsal a ted hura do prace! Vikend ceka! :-) Tedy prace me ceka o vikendu!
https://en.wikipedia.org/wiki/Multigate_device
DRAM lze kombinovat s logikou spatne. Ani to neni vyhodne, protoze pameti DRAM potrebuji proste spoustu bunek vedle sebe, tudiz to nema moc vstev na vysku - neni tam tolik krizeni. Proto prvni eDRAM od Intelu byla separatne vedle cipu (pamatujete na 128MB eDRAM?)
Logika naproti tomu ma spoustu krizeni, je potreba dostat ty draty na spousty mist, tak to potrebuje treba 13 metalickych vrstev.
Co se tyce kombinovani ruznych variant tranzistoru v ramci jednoho procesu, tak co ja vim, tak lze na jeden cip umistovat ruzne varianty tranzistoru, lisici se poctem hradel gate (viz ten multigate odkaz), ruznych sirek (pak to dava trosku jine rychlosti spinani a vystupni proudy vcetne leakage) a pak je mozne menit pocet hradel (panar - 1, tri-gate 3) pripadne sprahovat CMOS tranzistory paralelne - treba pro vystupni budice PCIe linek.
Kazdy vyrobni proces ma nejak odladene knihovny takto vyrobitelnych tranzistoru, vcetne velkych bloku jako cache. Kdyz navrhar chce navrhnou nejaky cip, tak si vezme tuhle knihovnu a pak si vlastne do sveho designu prikompiluje tyhle predpisy. U multigate tranzistoru tim rovnou muze ziskat logickou funkci (OR nebo AND, podle toho jestli je to N nebo P FET) cimz setri pocet tranzistoru. Pri buzeni vice vstupu dalsich logickych prvku (fanout) je typicky pocet ktere jeden tranzistor utahne 4 - zase se da zmenou jednotliveho tranzistoru zmenit jeho sila a tim pocet navazujicich vstupu, nebo sprahnout dva tranzistory paralelne (fanout az do 8 dalsich vstupu).
Pouzivani techto dvou metod zkracuje kritickou delku v blocich, ktera omezuje maximalni frekvenci. Treba BOOM procesor v2 (RISC-V) mel problem s tim, ze tam byl velky fanout, cili jeden tranzistor tahnul treba 6 dalsich vstupu, cimz to museli rozlozit na vice kaskad tranzistoru za sebe a tim se prodlouzilo zpozdeni, cili to jelo na nizke frekvenci.
To jak velky pocet - fanout - vstupu bude muset tranzistor tahnout je dane jiz v designu, kdyz design spoleha na to, ze se signal rozsiri v cipu na vice mist, treba ve siroke pipeline, tak to pak zpomaluje rychlost. Chytry desing prave vyuziva varianty tranzistoru k tomu, aby usetril vykon tam, kde neni potreba velka rychlost spinani (protoze tranzistor tahne jeden az dva vstupy za sebou), setri pocet tranzistoru tim ze pouziva multigate tarnzistory a silove tranzistory na vystupy dela bud nejakou vetsi strukturou, nebo paralelnim spojenim mensich tranzistoru (to funguje IMHO skoro vzdy).
Nejsem si jist, jestli jde kombinovat vetsi a mensi tranzistory v jedne "radce" - viz layout cipu, kde tranzistory jsou v takovych radkach a ty maji urcite rozestupy. Ale asi to pujde kdyz vetsina bude trigate, tak proc by se tam nevesel nejaky planar mezi ne.
Cely navrh je nutne poskladat z knihoven vyrobce, protoze si nemuzete vymyslet nejake sikme propoje, pootocene tranzistory apod. Bylo by to nevyrobitelne. Dale pocet navrhovych pravidel je u 2Xnm procesu asi 1500, k mensim velikostem dramaticky narusta (7nm proces jich bude mit tak 10000). Jsou to proste pravidla pro rozvod hodin, odstupy tranzistoru, tloustky dratu, jejich zatizitelnost, preslechy, lokalni odvody tepla, kapacity apod. Cili cena navrhu je pak dvojnasobek ceny vyroby v milionove serie. Priklad - cip do moderniho telefonu bude stat na navrzeni 100-300 milionu dolaru. Oproti tomu splacani Raspberry Pi 4 na 28nm mohlo stat bratru miliony liber/dolaru. To jen tak orientacne, samozrejme cena navrhu novych bloku je dramaticky vyssi nez vzit nejakou knihovnu s procesorem, naplacat k tomu pres AXI sbernice periferie a syntetizovat to do nejakeho starsiho procesu.
Jen jako perlicka, nova revize Raspberry Pi 4 (revize cipu C0) ktera je pouzita v Compute Module 4 a Raspberry Pi 400 se lisi od predchozi B revize tim, ze ma jemnejsi rizeni hodin - aby to tolik nezralo pri zachovani 28nm procesu, tak proste nektere casti cipu jsou hradlovane. No a projevuje se to treba na vykonu NEON SIMD, kde na stejne frekvenci ma tento novy cip C0 mirne nizsi vykon. Viz testy v MagPi magazinu cislo 100, porovnejte vykon Raspberry Pi 4 a Compute module, oboje na 1.5GHz.
To je proste dalsi technika ktera se kmbinuje pri navrhu cipu - vypinani casti cipu. Hodiny bezici na 100% totiz dokazi sezrat 1/3 prikonu cipu, jako to bylo u Alpha 21264 jestli si dobre pamatuju.
U analogu je to tak, ze tam staci velmi stare procesy, treba i 180nm pokud jde o jednoduche funkce. Jemnejsim procesem se ziska jen rychlejsi rychlost spinani, nizsi spotreba ale treba pro vykonove veci je lepsi jeden tranzistor nez hafo malych - lepe se to chladi, mozna je to i odolnejsi proti zkratu pres par atomu atd.
Analog vs digital - intel kdyz zacal delat svoje WiFi cipy, tak si spocital, ze nez delat analog cast analogove - tedy mixer, filtry apod. tak je lepsi, aby to cele zdigitalizoval co nejdriv to jde a pak to prohnal digitalnimi FIR filtry - ze to vyjde na plochu vyhodneji. Dnes to tak delaji vsichni v baseband modemech, muzete si koupit i SDR radio coz je prave tato cast radia a modulovat si do toho co chcete. Viz RTL-SDR, LimeSDR, v zasade vsechno co ma v nazvu SDR bude tohle umet.
Tak jsem se zase rozepsal a ted hura do prace! Vikend ceka! :-) Tedy prace me ceka o vikendu!
Odpovědět3 0
Omlouvam se v textu jsem v jednom miste zamenil multi-fin s tri-gate.
https://www.cdrinfo.com/images/uploaded/Intel_32nm_Planar_22nmTriGate2.jpg
tri-gate znamena ze gate je ze tri stran na kanalu, ale multi-fin je ze tranzistor je posilen - jaksi paralelizovan - ma vetsi vystupni proud, ale take vetsi kapacitu. Pouziva se prave pro buzeni vetsich proudu u I/O.
https://www.cdrinfo.com/images/uploaded/Intel_32nm_Planar_22nmTriGate2.jpg
tri-gate znamena ze gate je ze tri stran na kanalu, ale multi-fin je ze tranzistor je posilen - jaksi paralelizovan - ma vetsi vystupni proud, ale take vetsi kapacitu. Pouziva se prave pro buzeni vetsich proudu u I/O.
Odpovědět1 0
ty jo diky :) v dnesni dobe velka vzacnost si dat takovou praci s komentarem
Odpovědět0 0
Vím, že to není ideální, ale nebylo by lepší uvádět počet tranzistorů na mm2. Ty nanometry mohou znamenat cokoliv. :/
Odpovědět0 0
Kontroluje někdo, jestli vůbec ty nové technologie nejsou jen na papíře? Spočítal někdo, jestli to skutečně sedí?
Odpovědět0 0
Cisty marketing. Nejblize k udavane nanometrazi byvalo co vim IBM a pak Intel. A dnes s prichodem tranzistoru s ruznou geometrii gate hradla uz je pro porovnavani i potreba koukat, jakou plochu by na jine nanometrazi mel dany tranzistor. U tranzistoru s vice hradly gate (tri a podobne) zabere proste o trochu vetsi plochu, jinde roste do vysky (GAA). Ty nove nudloidni hradla co oznamil TSMC budou mit zase jine pomery vysky, zabrane plochy atd.
Kapacita hradla gate ovlivnuje nejvice rychlost spinani, low power vyrobni procesy co ma napr. GloFo nepouzivaji vice hradel - jsou pomalejsi, ale maji mensi leakage proudy a asi i dynamickou spotrebu.
S tim jiste souvisi nanometraz vyrobniho procesu ale je to jako porovnavat jablka s hruskami a banany. Nevime take, z jake geometricke struktury tohoto tranzistoru vychazi vyrobce pri oznacovani procesu. Byvala to nejmensi vyrobitelna tloustka nejjemnejsi struktury. Krome asi tloustky nanesenych vrstev, kde je vrstva tlusta nekolik malo atomu.
Pisu tak nejak z pameti, opravte me nekdo.
Kapacita hradla gate ovlivnuje nejvice rychlost spinani, low power vyrobni procesy co ma napr. GloFo nepouzivaji vice hradel - jsou pomalejsi, ale maji mensi leakage proudy a asi i dynamickou spotrebu.
S tim jiste souvisi nanometraz vyrobniho procesu ale je to jako porovnavat jablka s hruskami a banany. Nevime take, z jake geometricke struktury tohoto tranzistoru vychazi vyrobce pri oznacovani procesu. Byvala to nejmensi vyrobitelna tloustka nejjemnejsi struktury. Krome asi tloustky nanesenych vrstev, kde je vrstva tlusta nekolik malo atomu.
Pisu tak nejak z pameti, opravte me nekdo.
Odpovědět1 0
Je to už jen ryze komerční název, nemá naprosto nic společného s jakýmkoliv rozměrem součástky procesem vyrobené. A nejsešm si ani jistý, jestli vždy platí, že menší číslo znamená menší součástky. Jestli někdy není proces N+ ve sktečnosti "menší" naž N o generaci "lepší".
Odpovědět0 0
Zajímá Vás tato diskuze? Začněte ji sledovat a když přibude nový komentář, pošleme Vám e-mail.
Nový komentář k článku
Pro přidání komentáře se přihlaste (vpravo nahoře). Pokud nemáte profil, zaregistrujte se pro využívání dalších funkcí.
reklama
reklama
Z dalších serverů
